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基于USB2_0和DDR2的數據采集系統設計與FPGA實現

時間:2010-12-17, 來源:互聯網, 文章類別:存儲器

摘要: 采用DDR2 SDRAM作為被采集數據的緩存技術, 給出了USB2.0與DDR2相結合的實時、高速數據采集系統的解決方案, 同時提出了對數據采集系統的改進思路以及在Xilinx的Virtex5 LX30 FPGA上的實現方法。

0 引言

隨著計算機、微電子和嵌入式系統技術的發展, 數據采集技術已經在生物醫學、圖像處理、雷達系統等眾多領域得到廣泛應用。本文設計的高速數據采集系統是應用于芯片現場測試的實時數據采集系統, 由于被測試芯片為250 MHz 8 bit的高速AD輸出, 因此, 該數據采集系統的數據采集率是2 Gbps。為了達到實時、高速、海量的數據采集, 該系統利用DDR2 SDRAM的高速數據傳輸能力和海量存儲能力做為采集數據的緩存,然后通過具有即插即用、易擴展、傳輸速率較高等特點的USB2.0接口來將DDR2 SDRAM中的數據傳輸到計算機中進行存儲和分析。

1 數據采集系統架構

該數據采集系統的總體架構由硬件部分、固件部分和計算機上的USB驅動及應用程序等幾大部分組成, 本文完成了硬件和固件部分的設計。

該系統的硬件部分主要由USB2.0、DDR2SDRAM、MCU以及IF等核心模塊組成, 圖1所示是其系統架構圖。

圖1 系統總體架構圖

USB2.0由控制器和物理傳輸層組成, 其中控制器是在FPGA上實現的Faraday公司的IP核, 物理層可選用SMSC公司的GT3200芯片, 控制器與物理層芯片之間可通過標準的UTMI接口相連。

DDR2 SDRAM控制器是基于Xilinx公司提供的IP核, 工作頻率是125~266 MHz, 與SDRAM之間的接口是64 bit SODIMM筆記本內存條接口。作為數據存儲的SDRAM 是Samsung 公司的M470T5663QZ3-CE6 2GB 內存條。系統的控制核心MCU采用Mentor Graphics公司的增強型8051 IP核M8051EW, 該8051核采用兩個時鐘周期為一個機器周期的高性能架構, 同時支持MWAIT信號來控制程序總線, 從而能夠支持慢速的外部程序和數據存儲器。IF模塊是該系統設計的關鍵, 它相當于DMA的功能, 主要負責USB與DDR2、外部數據接口與DDR2之間的數據傳輸。

2 數據采集系統設計

本文中的數據采集系統采用USB2.0和DDR2SDRAM相結合的設計思路, 從而打破了傳統數據采集系統在實時數據采集中大容量和高速率不可兼得的瓶頸。在圖1所示的系統架構的四個部分中, 由于USB2.0和DDR2控制器都是IP核, 因此, 該系統設計的關鍵在于MCU和IF模塊。

2.1 MCU的設計

MCU是數據采集系統的控制核心, 主要用于對USB2.0控制器進行配置、查詢和處理USB事務, 以及解析USB設備請求, 同時, 還需配置IF模塊, 處理與IF模塊之間的控制信號等, 因此,MCU的設計包括數據接口及控制信號的設計以及固件設計兩個部分。

MCU數據總線接口包括與USB2.0控制器和與IF模塊的接口, 這里的USB2.0控制器和IF模塊相當于外部設備掛在MCU的外部存儲器總線和ESFR(外部特殊功能寄存器) 總線上??刂菩盘栔饕糜谟嬎銠C上的控制臺控制IF模塊數據傳輸的開始與結束, 通常包含在USB的設備請求中。

整個固件的開發可在Keil C下完成, 并可通過JTAG進行調試。開發一般包括三部分: 一是協助USB控制器完成總線列舉過程, 讓計算機識別USB設備; 二是通過解析自定義USB設備請求,來對采集模式、深度等進行配置, 從而控制采集的開始與結束; 三是查詢和處理IN、OUT事務中斷, 并控制USB數據傳輸。

2.2 IF模塊設計

IF模塊負責接口的轉換和數據傳輸的控制,其結構如圖2所示。其中, usb2ddr和eoc2ddr子模塊分別控制USB2.0與DDR2 SDRAM、外部采集接口與DDR2 SDRAM之間數據的上下行傳輸。

上下行數據傳輸分別由usb2ddr_ctrl 和eoc2ddr_ctrl模塊中的狀態機進行控制和管理。其中采集模式和深度由MCU的ESFR總線配置, 而傳輸開始信號則使用MCU的PORT0 [0]、PORT0[1], 結束信號連接在MCU的外部中斷NINT0和NINT1上, 這樣可使MCU能夠及時響應。上行采集開始后, 首先使eoc2ddr_ctrl中的控制狀態機處于寫狀態, 并不斷地比較DDR2的地址與配置深度, 直到采集完成。然后再使usb2ddr_ctrl中的控制狀態機處于讀狀態, 同樣也比較地址與深度,直到數據讀取完成。下行傳輸過程則與之相反。

圖2 IF模塊結構框圖。

由于各個接口上數據傳輸的速率不同, 因此, 數據傳輸時, 要異步FIFO或者緩存。在本設計中, 由于各接口速率固定, 因此, 可采用雙端口RAM作乒乓緩存方式以提高效率并保證數據連續, 圖3所示是乒乓緩存原理圖。

圖3 乒乓緩存原理圖。

當下行發出數據時, 從DDR2的125 M×128bit到50 M×8 bit所需要的最小深度為32×8 bit, 因為從SDRAM中讀數據的最大延遲是26個DDR2時鐘周期(即208 ns), 而將DDR2讀出的128 bit發出則需要16個時鐘周期(即320 ns), 因此, 為了保證發出的數據可連續進行乒乓操作, 需要2×128bit的深度。同理, 在上行數據從DDR2的125 M×128 bit到USB的30 M×32 bit則需要4×128 bit深度,因為USB時鐘讀完128 bit數據需要133.2 ns, 小于SDRAM 讀數據延遲的208 ns, 因此, 每次從SDRAM中讀2×128 bit數據時, 其乒乓操作就至少需要4×128 bit深度。

3 系統的改進

本數據采集系統對傳統的數據采集系統做了創新型改進。改進主要是三個方面: 一是對數據采集的深度實行可配置模式; 二是在功能上不僅作為數據采集系統, 還能作為數據發生器, 即將采集到計算機上的數據通過數據采集系統發送出來; 三是該數據采集系統有兩種工作模式, 即普通采集模式和觸發采集模式。

深度可配置增加了系統在使用過程中的靈活性。該系統除了采集數據外, 還能將數據發出來用于芯片的FPGA原型驗證, 從而避免了緩慢的大數據量仿真, 更增強了系統的實用性。通過ESFR配置8 bit的深度寄存器可實現以16 MByte為單位的深度調節。觸發是數據采集系統不可缺少的功能, 因此, 該數據采集系統分為普通采集模式和觸發采集模式。觸發采集模式的原理如圖4所示。在觸發模式中, 可將SDRAM看做一個圓形的循環存儲器, 觸發前后的采集深度同樣也可以通過ESFR配置, 從而實現觸發前后的采集深度比例可調。

圖4 觸發實現機制原理圖。

4 FPGA實現

FPGA在系統設計中具有很好的靈活性和可擴展性, 因此, FPGA是一個非常好的系統實現平臺。通過對數據采集系統的資源估, 可得出如表1所列的資源占用結果。

表1 FPGA的資源占用情況。

本系統最終選擇了Xilinx 公司的FPGA器件Virtex5 LX30。由于DDR2 SDRAM控制器是Xilinx公司的IP核, 故在系統的集成和實現過程中不可避免的要對原IP核進行改動, 同時, 在ISE中布局布線時, 相應地要對原有UCF文件中的約束進行修改, 以滿足時序要求。本系統除USB2.0的PHY和SDRAM外, 其余部分均由FPGA實現, 圖5所示是系統在計算機上的操作界面和實物圖。

圖5 操作界面和FPGA實物圖。

5 結束語

本文結合USB2.0與DDR2 SDRAM的特點, 給出了可打破普通數據采集系統在實時、高速和大容量數據采集上的瓶頸的方法, 并且在實用性方面進行了改進。該系統最終可在FPGA上實現,因為用FPGA實現具有極大的靈活性和可擴展性,并且在系統設計成本和快速實現上具有很好的競爭優勢。目前, 該數據采集系統在實際運用中效果良好。實際上, 若對采集接口稍加改進, 并將IF模塊中的乒乓緩存改為異步FIFO, 就能廣泛地應用于各類高速系統的實時數據采集。

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